ПОСТАВКА И ИНТЕГРАЦИЯ УСКОРИТЕЛЕЙ INTEL PAC (Intel Programmable Acceleration Card) в центры обработки и хранения данных

Увеличение производительности датацентра и снижение стоимости владения оборудованием при помощи решений Intel® FPGAs

Команда EulerProject имея собственный уникальный опыт разработки ускорительной аппаратуры на IntelFPGA и являясь официальным дизайн партнером IntelFPGA оказывает услуги поставки, интеграции и технической поддержки новейших ускорителей IntelPAC на территории РФ начиная с мая 2018 года.

Доступен для тестирования сервер DELL R740 c ускорителями FPGA: EulerProject LINE и Intel PAC.

Запись на тестирование через форму обратной связи в разделе контакты

Платформы будет публично представлены в 2018 году на мероприятиях:

  • 26 апреля на Intel Innovation Day на стенде EulerProject.
  • 27 сентября на Selectel TechDay 2018 в демо-зоне новинок Selectel

Selectel TechDay 2018

Intel Programmable Acceleration Card
with Intel Arria 10 GX FPGA
(предварительная спецификация)

  • Arria® 10 GX FPGA [10AX115N2F40E2LG]
  • 1150K logic elements available (-2L speed grade)
  • 53 Mb of embedded memory
  • 8 Gbytes DDR4 Memory Banks with ECC (2 banks)
  • PCIe x8 Gen3 electrical, x16 mechanical
  • USB 2.0 interface for debug and prog FPGA and Flash
  • 1x QSFP with 4x 10GbE or 40GbE support
  • ½ Length, ½ Height, 1RU

Software: Acceleration Stack for Intel® Xeon® CPU with FPGAs FPGA Interface Manager Installed

Board Management Controller: Voltage, current, temperature monitoring Power sequencing and reset

Power: 70W TDP, 45W FPGA
650 LFM at Tla 55°C – Passively Cooled

Преимущества использования
Acceleration Stack Intel

Сокращение времени разработки, фокусирование на самой вычислительной задаче, а не на ее реализации. Многократное использование кода. Легкость оптимизации и развертывания ускорительного решения.

С помощью высокопроизводительных вычислений на аппаратуре IntelFPGA с поддержкой Acceleration Stack for Intel Xeon CPU with FPGAs и растущей экосистемой разработчиков ускорительных функций (ядер) ученые и инженеры могут комфортно решать сложные задачи, требующих разгрузки ЦП при помощи проведения параллельных вычислений на оттестированной и подготовленной ускорительной аппаратуре IntelFPGA.

EULER PROJECT позволяет сократить затраты и содействует освоению технологии, предоставляя оптимизированные под определенные приложения ускорители или вычислительные серверы с решениями IntelFPGA

  • Оттестированная аппаратура ускорителей
  • Драйвера, API-функции управления ускорителем
  • Растущая библиотека ускорительных решений
  • Обучение технологии, интеграция ускорителей и техническая поддержка

Supercharge Datacenter Performance & Lower TCO with the Versatility of Intel® FPGAs!

Сфера применений для ЦОД

Любые применения связанные с Ultra Low Latency или параллельной обработкой данных, Разгрузка ЦП, Разгрузка Virtual Switch, NFV, DPI анализ, DDOS защита, Шифрование, VPN, IPSEC, Gateware Defined Networking (GDN), Балансировка нагрузки, SmartNIC 10/40/100GB (H-QoS, Policing, Scheduling, Shaping), Фильтрация и паттерн-матчинг, Хранение и архивация данных, Сжатие изображений (Lepton), Ускорение обработки SQL и nonSQL, Сверточные нейронные сети СNN и тд.

Успешные мировые примеры

Ускорение облачных серверов Azure Microsoft, Microsoft Bing, Microsoft BrainWave

В 2012 развернуто более 1600 серверов с FPGA, в 2016 анонсировано реконфигурируемое облако Azure

Известно о применение ускорения на FPGA: в облаке Amazon, Huaiwei, ускорение поисковиков Bing, Baidu, распознование лиц ZTE, распознование речи Inspur, Ucloud, Yahoo!, Alibaba

В составе оборудования: NEC, DELL, Kingsoft, IBM, SAP, OVN, Meituan, NTT, Quanta

GDN-Search Low Latency Key-Value Store (KVS)
  • Обработка ESN и SIM таблиц
  • IPv4 и IPv6 ускорение обработки адресации
  • Block store caching
  • NoSQL ускорение обработки БД
  • Таблицы N-Tuple lookups, World Wide Web cookie keys
  • Пользовательские и прочие индитификаторы (UID, ID, SSN, logins)
  • Поиск по паттерну - Pattern matching, Поиск по ключевой
  • KVS Search Rate - до 70 MSPS для ускорителя half-size c 2 SFP+ портами
  • Table Depth 48K – размещение в быстрой внутр. памяти и 12M в внешней DDR.
  • Size 96 bits (12 Bytes) c возможностью кастомизации
  • Value Size 96 bits (12 Bytes), 352 bits (44 Bytes) и более
  • Latency – до 500 ns (~88x снижение по сравнению с обработкой на сокете)
  • Пропускная способность 10GE (с возможностью перехода на 40GE)
  • Потребление - 0.52 мкДж/message (~21x снижение по сравнению с сокетом)
  • Рост производительности 100x to 1000x (по сравнению с ЦП
40Gbit AES (DES) шифрование, реализация под OpenCL
Euler Tread - IntelFPGA Computing acceleration and Networking

Бенчмарк приведен для демонстрации эффективности работы OpenCL компилятора, аппаратура EulerProject имеет поддержку пакетом платы стандарта OpenCL.

OpenCL позволяет программисту абстрагироваться от аппаратной реализации, быстро и эффективно перенести ресурсоемкие вычисления с ЦП на высокопараллельную обработку ускорителем FPGA, используя привычную среду разработки и язык Си с минимальным набором расширений стандарта.

Компиляция AES алгоритма для одной рабочей группы дакт пропускную способность 240 млн блоков (work-item)/сек. Каждый блок равен слову в 16Б, что дает пропускную способность в 3.8 GBytes/сек, что достаточно для шифрования потока данных 40 Gbit.

Ресурсов ПЛИС хватает для размещения двух рабочих групп, что позволяет поднять производительность до 5.2GBytes/сек (Новые методы оптимизации позволяют поднять приведенные цифры)

Image Processing
Euler Tread - IntelFPGA Computing acceleration and Networking

Среднегодовой рост интернет-траффика составляет 24% и изображения составляют весомую часть.

Огромный объем хранимых изображений в ЦОД (Корпоративные файлы, Соц-сети, MMS, Электронная коммерция)

Использование FPGA ускорителей для функций: Декодирования, транскодирования, обрезки, изменения разрешения.

Разгрузка серверных ЦП: Наращивание производительности ЦП не справляется с ростом трафика.

  • Thumbnail Generation/Transcoding
  • Image processing (sharpen/color filter)
  • Image analytics ∙ Decoder: JPEG
  • Pixel processing: Resizing/Crop
  • Encoder: JPEG, WebP, Lepton
SQL ускорение совместимое с текущей инфраструкторой
Euler Tread - IntelFPGA Computing acceleration and Networking
  • Реляционные СУБД
  • Accelerates filtering, SQL- обработку очереди запросов
  • SQL de/compression
  • MySQL, PostgreSQL
  • Нет необходимости переработки инфраструктуры, легкость интеграции
Поддержка технологии Open Programmable Acceleration Engine (OPAE)
Программный слой
Ускорительные функции
Минимальные задержки
Универсальность API вызовов
Спецификация
Программный слой абстракции от аппаратуры FPGA
  • Пользовательская библиотека (libfpga)
  • Лицензия для : FPGA API (BSD), FPGA driver (GPLv2)
  • Планируется интеграция драйвера в дистрибутив Linux*
Разработка и отладка собственных ускорительных функций
  • Поддержка AFU Simulation Environment (ASE)
Разработан с учетом минимума накладных расходов и выполнения с минимальными задержками
>
  • Поддержка виртуальной машины и bare-metal
Универсальность API вызовов ко всем ускорительным продуктам FPGA
  • Руководства, примеры и утилиты
Спецификация Open Programmable Acceleration Engine (OPAE)
>
white paper

Удаленное тестирование сервера с FPGA ускорителем

Протестировать
Как это работает
01
Оформите заявку на удаленный доступ к серверу с FPGA ускорителем
02
Сервер выполняет функцию SW на CPU и измеряет производительность.
На процессоре Intel® Xeon® E5-1650 @ 3,20 ГГц
03
Сервер выполняет ускоренную функцию на FPGA и измеряет производительность.
Отображаются коэффициенты ускорения FPGA и CPU

Связь с нами

АО «Алмаз-СП»
127025, Москва, ул.Образцова, д.7, строение 2
+7 (495) 221-69-21